Curtiss-Wright FHF5-PC4MWB04-00, Hardware Reference Manual

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FibreXtreme Hardware Reference  

4.5.1 Flow Control .............................................................................................4-4

4.5.2 Loop Enable .............................................................................................4-4

4.5.3 CRC Generation/Checking .......................................................................4-5

4.5.4 Stop on Link Error or /SYNC ...................................................................4-5

4.5.5 Receive FIFO Threshold Interrupt ............................................................4-5

5. APPENDIX A - SPECIFICATIONS .........................................................................................5-1

5.1 Specifications .............................................................................................................5-1

5.1.1 33 MHz PCI Specifications ......................................................................5-1

5.1.2 33 MHz PMC Specifications ....................................................................5-2

5.1.3 66 MHz PCI Specifications ......................................................................5-3

5.1.4 66 MHz PMC Specifications ....................................................................5-3

5.1.5 66 MHz CCPMC Specifications (Conduction-Cooled Rugged Level 2) .5-4

5.2 Ruggedized PMC Environmental Specifications .......................................................5-5

5.2.1 Rugged Level 2.........................................................................................5-5

5.3 Media Interface Specifications ..................................................................................5-6

5.3.1 SL100 Fibre-Optic Media Interface Specifications ..................................5-6

5.3.2 SL240 Fibre-Optic Media Interface Specifications ..................................5-7

5.3.3 HSSDC2 Copper Media Interface: 1.0625 Gbps ......................................5-7

5.3.4 HSSDC2 Copper Media Interface: 2.5 Gbps ............................................5-7

5.3.5 SL100 Fibre-Optic Media with 60 MHz Clock Option ............................5-7

5.3.6 SL240 Fibre-Optic Media with 120 MHz Clock Option ..........................5-7

6. APPENDIX B - REGISTER SET ..............................................................................................6-1

6.1 Overview ...................................................................................................................6-1

6.2 Accessible resources ..................................................................................................6-1

6.3 PCI Configuration registers .......................................................................................6-1

6.4 Runtime Register set ..................................................................................................6-1

6.4.1 Bit Definitions ..........................................................................................6-1

6.4.2 Interrupt CSR (INT_CSR) – Offset 0x00 .................................................6-3

6.4.3 Board CSR (BRD_CSR) – Offset 0x04 ....................................................6-4

6.4.4 Link Control (LINK_CTL) – Offset 0x08 ................................................6-5

6.4.5 Link Status (LINK_STAT) – Offset 0x0C ...............................................6-8

6.4.6 FPDP Flags (FPDP_FLGS) – Offset 0x10 ...............................................6-9

6.4.7 Receive FIFO Threshold  – Offset 0x14 .................................................6-10

6.4.8 Laser Transmitter Control – Offset 0x18 ................................................6-10

6.4.9 Transaction Channel 0 (Send Channel) ..................................................6-11

6.4.10 Transaction Channel 1 (Receive Channel) ...........................................6-14

7. APPENDIX C - SL100/SL240 PROTOCOL .............................................................................7-1

7.1 Overview ...................................................................................................................7-1

7.2 Ordered Sets Used .....................................................................................................7-1

7.3 Frames .......................................................................................................................7-3

7.3.1 Link Bandwidth ........................................................................................7-4

7.3.2 FPDP Signal Sample Rate ........................................................................7-4

7.4 Data Transmission and Flow Control ........................................................................7-5

8. APPENDIX D - ORDERING INFORMATION .......................................................................8-1

8.1 Overview ...................................................................................................................8-1

8.2 Ordering Information .................................................................................................8-1

8.2.1 33 MHz SL100 PMC Ordering Information.............................................8-1

8.2.2 33 MHz SL100 PCI Ordering Information ...............................................8-1

8.2.3 66 MHz SL100 PMC Ordering Information.............................................8-1

8.2.4 66 MHz SL100 PCI Ordering Information ...............................................8-1

8.2.5 SL100 FPDP Ordering Information ..........................................................8-2

8.2.6 33 MHz SL240 PMC Ordering Information.............................................8-2

8.2.7 33 MHz SL240 PCI Ordering Information ...............................................8-2

8.2.8 66 MHz SL240 PMC Ordering Information.............................................8-2