RM-NX7000
13
13
4-4. SCHEMATIC DIAGRAM – MAIN SECTION (2/6) –
IC16
IC20
C34
C35
C36
C37
C38
C39
C40
C25
C26
C27
C28
C29
C30
C31
R38
C13
C14
C15
C16
C7
C8
C11
C12
C21
C23
C24
C71
C72
R220
R215
R236
R237
R218
R219
R501
R502
CN501
R20
R39
R36
R22
R32
C44
R37
TC7SH32FU-TE85R
TC7SH32FU-TE85R
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
0.1
10k
0
0
0
10k
10k
10k
10k
60P
10k
0
0
10k
0
0.1
0
A
D
NMI
HRESET
NVDD1
FLASH BY
NFLASH CLE
NFLASH ALE
AVDD1
AVDD2
NVDD2
NVDD3
NVDD4
QVDD
SRAMINT
GPSRAM1
OS
NAND CSO
SRSRAM1
1-2
GND
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
A18
A19
A20
A21
A22
A23
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
D15
CS2
RAS
CAS
SDWE
A13
A14
A2
A3
A4
A5
A6
A7
A8
A9
A10
A12
CS1
OE
R/W
EB2
OE
R/W
CS2
RAS
CAS
SDWE
A14
A13
A2
A3
A4
A5
A6
A7
A8
A9
A10
A12
D0
D1
D2
D3
D4
D5
D6
D7
D8
D9
D10
D11
D12
D13
D14
D15
CS5
D16
D17
D18
D19
D20
D21
D22
D23
D24
D25
D26
D27
D28
D29
D30
D31
MA10
MA11
MA10
MA11
CS0
OE
EB2
D15
D14
D13
D12
D11
D10
D9
D8
D7
D6
D5
D4
D3
D2
D1
D0
D31
D30
D29
D28
D27
D26
D25
D24
DQM1
SDCKE0
SDCLK
DQM0
SDCKE0
SDCLK
DQM2
DQM3
A1
A2
A3
A4
A5
A6
A7
A8
A9
A10
A11
A12
A13
A14
A15
A16
A17
A18
A19
A20
A21
A22
GATE
GATE
FOR CHECK